AMD開(kāi)始玩"膠水"!皓龍12核處理器曝光

    【泡泡網(wǎng)CPU頻道8月26日】 AMD 24日于Standford大學(xué)舉行的Hot Chip 2 研討會(huì)中，透露了代號(hào)為Magny-Cours的12核心處理器的微架構(gòu)設(shè)計(jì)，將采用Multi-Chip Package技術(shù)，把兩顆六核心封裝在同一顆處理器上，同時(shí)將改良內(nèi)存技術(shù)減低內(nèi)存延遲的出現(xiàn)。

    AMD資深微架構(gòu)研究員Pat Conway指出，即將于2010年推出的12核心 Opteron 處理器Magny-Cours 將會(huì)采用45nm制程，它是由兩顆六核心Istanbul所組成，并透 Multi-Chip Package技術(shù)封裝在同一顆處理器上。情況同Intel Core 2 Quad類似，但不同的是Magny-Cours的兩顆核心是采用Hyper-Transport 3.0通訊協(xié)議直接連系，而不需要像Intel采用FSB技術(shù)，中間要通過(guò)北橋芯片大大拉高了延遲值。

     由于制程的進(jìn)步，讓單一Socket可支持12核心，因此現(xiàn)有的4Way系列將可以提供48核心的強(qiáng)大運(yùn)算能力，在同一體積下運(yùn)算能力將大幅提升一倍。

    微架構(gòu)設(shè)計(jì)方面，Magny-Cours仍基于現(xiàn)有的K10微架構(gòu)，每一個(gè)Die擁有六顆核心，每顆核心擁有512KB L2 Cache，并共享6MB L3 Cache，再透過(guò)Hyper-Transport Ports連接另一顆核心。此外，Magny-Cours支持HT Assist技術(shù)，處理器的內(nèi)存尋址數(shù)據(jù)可存于L3 Cache中，約占1M 內(nèi)存空間，儲(chǔ)存內(nèi)存系統(tǒng)的尋址數(shù)據(jù)，此舉將減少內(nèi)存系統(tǒng)所出現(xiàn)的延遲，由120ns減少至只有50ns，但L3 Cache容量減少將可能減低命中率，不過(guò)Pat Conway表示HT Assist對(duì)命中率并不明顯。

    最后，Pat Conway透露將在Opteron處理器中加入類似Intel Hyper-Threadin 的技術(shù)，但效果將進(jìn)一步被強(qiáng)化，相信將會(huì)在下一代微架構(gòu)Bulldozer“推土機(jī)”中出現(xiàn)。■